耘达峰科技HLS设计开发新品发布-支持宽域和解交织TurboDecoder算法IP核
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TurboDecoder算法IP核
2021年八月初，耘达峰科技官宣TurboDecoder算法IP核正式发布，并将于近期投入客户科研项目做系统集成，该算法基于FPGA设计实现，也是C语言算法模型到HDL语言成功转换的HLS（高层次综合）成功案例，同时考虑到用户的定制需求，可提供适用于HLS综合，性能优化后的C语言算法模型源码，以及基于目标FPGA芯片型号的IP核，其中IP核还可提供RTL源码或网表文件。
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（壹）算法描述
算法简介
耘达峰科技推出的TurboDecoder算法IP核，采用Log-MAP算法实现，支持多种外围去打孔和解交织类型以及多种帧信息长度，各种组合多达154种。并且输入TurboDecoder的每个信息帧的模式、迭代次数均支持单独设置。其中每帧迭代次数可单独设置这种独特设计可以带来很大好处，主要表现在当某些信道的传输质量比较好时，可以使用比较小的迭代次数，使系统整体吞吐率得到提升。
Turbo Decoder主要由信道解交织去打孔，log-MAP译码核心，判决译码输出三大模块组成，如下图所示。其中Log-MAP译码核心的多次迭代通过串行处理方式实现。
（贰）IP核特性
IP核主要参数指标
IP核基本特性：
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支持多达154种信道交织及去打孔模式；
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输入数据宽度8bit；
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输出数据宽度1bit；
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输入/输出均支持FIFO接口或Streaming I/O流接口；
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支持每个信息帧的模式单独设置，其中模式设置范围为0~153；
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支持每个信息帧的迭代次数单独设置，其中最小迭代次数为1，最大为8；
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支持Xilinx 7系列及以上型号FPGA器件，支持对标Xilinx 7系列国产FPGA型号；
IP核资源和性能：
注：
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最大输入/输出数据速率和迭代次数成反比关系，迭代次数越多，吞吐率越低，数据延时越大，如以帧长度5984，迭代次数为6次为例，译码性能为：5984*184.32/12454=88Mbps;
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其他详细IP核参数及不同硬件架构实现方案可咨询相关负责人；
（叁）参考代码
算法原型
C语言算法模型部分代码，如下图所示：
调参及优化后HLS生成的HDL部分代码，如下图所示：
（肆）功能验证
功能仿真波形数据
该算法IP的功能验证采用多种仿真验证技术手段，包括Csim、Co-SIM以及RTL级功能仿真，且RTL级功能仿真采用多数据、复合型TestBench，确保功能验证的正确性及充分性，其中非特定仿真波形截图如下图所示：
公司介绍
关于我们
北京耘达峰科技有限公司是一家专注于建立FPGA生态解决方案的技术服务型公司，注册资金500万。公司主要产品围绕FPGA为核心开展全面的解决方案，主要包括图像视频领域高性能IP核研发、算法模型研发、高层次综合整体解决方案、板卡设计及技术培训等，公司有占地一百平米的算法模型/IP核原型展示体验区。
公司地址：北京市昌平区北清路一号院珠江摩尔大厦5号楼二单元611
联系电话：13910330506（刘经理）/13911434477（徐经理）
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